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CrissCross

Erfahrener Schreiberling

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1

Saturday, November 5th 2005, 1:07pm

Hardware-Projekt: Versuch 3

Ich hab mal ein paar Fragen zu Versuch 3:

1. INTR: Wie sind die Eingänge und Ausgänge mit IC verschaltet? Also wo gehen PRE und K (auf dem 74LS109) hin? Und woher kommt der Ausgang FGO? Analog die Frage auch für IEN und FGI.

2. INPR: Was sind die blauen Ausgänge?

3. RAM: Was ist der grüne Anschluss?
"Technology is easy - people are hard."

(John Gage - Sun Microsystems zum Thema warum IT-Projekte scheitern)

oixio

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2

Sunday, November 6th 2005, 4:49pm

RE: Hardware-Projekt: Versuch 3

Quoted

Original von CrissCross
3. RAM: Was ist der grüne Anschluss?


Also ich hab das erfolgreich verdrängt ;) und kann da im Moment nicht sooo viel zu sagen - aber eins weis ich noch:

Das einzige wprauf man sich wirklich verlassen konnte an dem Board ist, dass Eingänge Grün und Ausgange Blau sind. Sprich der grüne Anschluss müsste der RAM Read Write sein. Sonst einfach in die Beschreibung der einzelnen Teile schauen und raussuchen, welche Eingänge dieses Bauteil hat (und da RAM nur einen einzigen hat......)

Gruß,

oixio
Dieser Post wurde aus 100 % chlorfrei gebleichten, handelsüblichen, freilaufenden, glücklichen Elektronen erzeugt!

malte

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3

Monday, November 7th 2005, 1:26pm

RE: Hardware-Projekt: Versuch 3

Quoted

Original von CrissCross

2. INPR: Was sind die blauen Ausgänge?

3. RAM: Was ist der grüne Anschluss?


Das eine ist Input das andere Output, weiß jetzt aber nicht wie rum...

This post has been edited 1 times, last edit by "malte" (Nov 7th 2005, 1:26pm)


kritop

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4

Monday, November 7th 2005, 6:22pm

RE: Hardware-Projekt: Versuch 3

Quoted

Original von oixio
Das einzige worauf man sich wirklich verlassen konnte an dem Board ist, dass Eingänge Grün und Ausgange Blau sind. oixio
Wer es gelernt hat, sich von der Herrschaft des Ärgers zu befreien, wird das Leben viel lebenswerter finden. Bertrand Russel

ctk

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5

Monday, November 7th 2005, 11:09pm

INTR: Dieses Modul enthält drei FlipFlops eins für FGO eins für FGI und eins für IEN. Für alle 3 gibt es einen syncronen /K Eingang (Reset wenn 0) Für IEN und FGI je einen asyncronen /Clear eingang. Für FGO einen asyncronen /PRESET Eingang. Außerdem gibt es einen syncronen J eingang für IEN (Set wenn 1)

INPR: Wird für Versuch 3 nicht gebraucht

RAM: hat nen R/W eingang. Wenn 1 wird die Zelle auf die MAR zeigt geladen, bei 0 wird diese Zelle mit MBR überschrieben.

Steht aber eigendlich alles im Skript drin.
Technik ist der Wettlauf der Intelligenz mit der Kreativität der Narren.
Bis heute haben die Narren immer gewonnen.

htk

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6

Wednesday, November 16th 2005, 1:43pm

Kann mir jemand sagen, wie das FGI-Flip-Flop auf dem Modul INTR verdrahtet ist?
Laut Skript wird der preset-Eingang für die Initialisierung benutzt. Aber auf dem Board im Labor steht CLR.
surfs in mysterious ways

Dude

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7

Wednesday, November 16th 2005, 2:41pm

Quoted

Original von htk
Kann mir jemand sagen, wie das FGI-Flip-Flop auf dem Modul INTR verdrahtet ist?
Laut Skript wird der preset-Eingang für die Initialisierung benutzt. Aber auf dem Board im Labor steht CLR.

FGI -> Clear, FGO -> Preset

Teklan

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8

Sunday, November 27th 2005, 9:10pm

Paar Fragen zum 3. Versuch

1.
In kurz: Was hat q7 mit dem Fetch-Cycle zu tun?
In lang; Was hat die Fetch-Phase - genauer gesagt die "Umschaltbedingung" "Memory reference instruction with indirect addressing mode fetched" mit dem Signal q7 zu tun? Welcher Befehl wird am Ende der Fetch-Phase durchgefürht, der q7 und das entsprechende I benötigt?

2.
Warum sind q7 und I aber nicht AD (Adresse) mitentscheidend? Liegt es daran, dass AD bei Register Reference Instructions und Ip/Op.-Instructions nur erweitereter Op-Code ist?

3.Nur zum besseren Verständni des Interrupt-Cycles

"Speichere die aktuelle Adresse von PC in "location 0", leite den INhalt dieser Adresse zu "location 1" um und verhindere interrupts.
"

Was sind die "location 0" und "location 1"?

Dude

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9

Sunday, November 27th 2005, 10:03pm

Ohne Gewähr ;)

Quoted

Original von Teklan1.
In lang; Was hat die Fetch-Phase - genauer gesagt die "Umschaltbedingung" "Memory reference instruction with indirect addressing mode fetched" mit dem Signal q7 zu tun? Welcher Befehl wird am Ende der Fetch-Phase durchgefürht, der q7 und das entsprechende I benötigt?

Grundlagen, Seite 22, Signal Q7 ist OP 111 - Rest sollte selbsterklärend sein.

Quoted

2.
Warum sind q7 und I aber nicht AD (Adresse) mitentscheidend? Liegt es daran, dass AD bei Register Reference Instructions und Ip/Op.-Instructions nur erweitereter Op-Code ist?

Versteh die Frage ehrlich gesagt nicht wirklich. Das Flussdiagramm auf Seite 26 legt die Sprungbedingung fest, Addresse ist dafür irrelevant.

Quoted

3.Nur zum besseren Verständni des Interrupt-Cycles

"Speichere die aktuelle Adresse von PC in "location 0", leite den INhalt dieser Adresse zu "location 1" um und verhindere interrupts.
"

Was sind die "location 0" und "location 1"?

Sollst den aktuellen Inhalt vom PC an Addresse 0 im Speicher hinterlegen, dann den PC auf 1 und IEN auf 0 setzen.

Teklan

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10

Sunday, November 27th 2005, 10:39pm

Thx, habs gecheckt

Teklan

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11

Tuesday, November 29th 2005, 12:29am

Hab gerade gemerkt, dass Tim Rades Lösung zu Aufgabe A - Teil (3) auch einen Fehler hat - hat mit dem Master Clear zu tun. Wollts nur mal anmerken.

migu

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12

Tuesday, November 29th 2005, 7:57am

Quoted

Original von Teklan
Hab gerade gemerkt, dass Tim Rades Lösung zu Aufgabe A - Teil (3) auch einen Fehler hat - hat mit dem Master Clear zu tun. Wollts nur mal anmerken.
Er heißt Tim R., wie seine E-Mail-Adresse (die auf seiner Uni-Homepage steht) unschwer erkennen lässt.
tar: Anlegen eines leeren Archivs wird feige verweigert.

This post has been edited 1 times, last edit by "migu" (Oct 16th 2007, 11:13pm)


Dude

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13

Tuesday, November 29th 2005, 8:12am

Quoted

Original von Teklan
Hab gerade gemerkt, dass Tim Rades Lösung zu Aufgabe A - Teil (3) auch einen Fehler hat - hat mit dem Master Clear zu tun. Wollts nur mal anmerken.

Soll ja auch nur eine Orientierungsmöglichkeit bieten. Auch in der Beschaltung der Flipflips für Start/Stop ist noch ein kleiner Fehler drin, welcher jedoch bei aufmerksamer Überprüfung leicht zu finden sein sollte. ;)

EnteTaylor

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14

Wednesday, November 30th 2005, 10:10am

Quoted

Hab gerade gemerkt, dass Tim Rades Lösung zu Aufgabe A - Teil (3) auch einen Fehler hat - hat mit dem Master Clear zu tun. Wollts nur mal anmerken.


Ja in der Tat, ist mir auch aufgefallen, man kann das Master-Clear Signal nämlich nirgendwo holen, Master-Clear hat keinen Ausgang und ist nur dafür gedacht den Flip-Flop S zu clearen. Alle anderen Clears müssen über den Ausgang von S realisiert werden.
Meine Gedächtnisprotokolle: www.janwy.de

EnteTaylor

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15

Thursday, December 1st 2005, 6:27pm

In den Grundlagen zu Versuch 3 ist auch ein (kleiner) Fehler. Dort heißt es auf Seite 15 in der Beschreibung des MBR:
LOAD | Function
1 | no change
0 | MAR <- selected input Dnn

statt MAR muss dort (bei Load=0) MBR stehen.
Meine Gedächtnisprotokolle: www.janwy.de